blob: 33c1aaddf31c93cf13c8bbb8e4a305654a9a067e (
plain)
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104
105
106
107
108
109
|
/* SPDX-License-Identifier: GPL-2.0+ */
/*
* VFxxx DDRMC register addresses definitions for use in DCD
*
* Copyright (C) 2018 Zodiac Inflight Innovations
*/
#define DDRMC_CR00 0x400ae000
#define DDRMC_CR02 0x400ae008
#define DDRMC_CR10 0x400ae028
#define DDRMC_CR11 0x400ae02c
#define DDRMC_CR12 0x400ae030
#define DDRMC_CR13 0x400ae034
#define DDRMC_CR14 0x400ae038
#define DDRMC_CR16 0x400ae040
#define DDRMC_CR17 0x400ae044
#define DDRMC_CR18 0x400ae048
#define DDRMC_CR20 0x400ae050
#define DDRMC_CR21 0x400ae054
#define DDRMC_CR22 0x400ae058
#define DDRMC_CR23 0x400ae05c
#define DDRMC_CR24 0x400ae060
#define DDRMC_CR25 0x400ae064
#define DDRMC_CR26 0x400ae068
#define DDRMC_CR28 0x400ae070
#define DDRMC_CR29 0x400ae074
#define DDRMC_CR30 0x400ae078
#define DDRMC_CR31 0x400ae07c
#define DDRMC_CR33 0x400ae084
#define DDRMC_CR34 0x400ae088
#define DDRMC_CR38 0x400ae098
#define DDRMC_CR39 0x400ae09c
#define DDRMC_CR41 0x400ae0a4
#define DDRMC_CR48 0x400ae0c0
#define DDRMC_CR49 0x400ae0c4
#define DDRMC_CR51 0x400ae0cc
#define DDRMC_CR57 0x400ae0e4
#define DDRMC_CR66 0x400ae108
#define DDRMC_CR67 0x400ae10c
#define DDRMC_CR69 0x400ae114
#define DDRMC_CR70 0x400ae118
#define DDRMC_CR72 0x400ae120
#define DDRMC_CR73 0x400ae124
#define DDRMC_CR74 0x400ae128
#define DDRMC_CR75 0x400ae12c
#define DDRMC_CR76 0x400ae130
#define DDRMC_CR77 0x400ae134
#define DDRMC_CR78 0x400ae138
#define DDRMC_CR79 0x400ae13c
#define DDRMC_CR82 0x400ae148
#define DDRMC_CR87 0x400ae15c
#define DDRMC_CR88 0x400ae160
#define DDRMC_CR89 0x400ae164
#define DDRMC_CR91 0x400ae16c
#define DDRMC_CR96 0x400ae180
#define DDRMC_CR97 0x400ae184
#define DDRMC_CR98 0x400ae188
#define DDRMC_CR99 0x400ae18c
#define DDRMC_CR102 0x400ae198
#define DDRMC_CR105 0x400ae1a4
#define DDRMC_CR106 0x400ae1a8
#define DDRMC_CR110 0x400ae1b8
#define DDRMC_CR114 0x400ae1c8
#define DDRMC_CR115 0x400ae1cc
#define DDRMC_CR117 0x400ae1d4
#define DDRMC_CR118 0x400ae1d8
#define DDRMC_CR120 0x400ae1e0
#define DDRMC_CR121 0x400ae1e4
#define DDRMC_CR122 0x400ae1e8
#define DDRMC_CR123 0x400ae1ec
#define DDRMC_CR124 0x400ae1f0
#define DDRMC_CR126 0x400ae1f8
#define DDRMC_CR132 0x400ae210
#define DDRMC_CR137 0x400ae224
#define DDRMC_CR138 0x400ae228
#define DDRMC_CR139 0x400ae22c
#define DDRMC_CR140 0x400ae230
#define DDRMC_CR143 0x400ae23c
#define DDRMC_CR144 0x400ae240
#define DDRMC_CR145 0x400ae244
#define DDRMC_CR146 0x400ae248
#define DDRMC_CR147 0x400ae24c
#define DDRMC_CR148 0x400ae250
#define DDRMC_CR151 0x400ae25c
#define DDRMC_CR154 0x400ae268
#define DDRMC_CR155 0x400ae26c
#define DDRMC_CR158 0x400ae278
#define DDRMC_CR161 0x400ae284
#define DDRMC_CR00_DRAM_CLASS_DDR3 0x00000600
#define DDRMC_CR00_DRAM_CLASS_DDR3_START 0x00000601
#define DDRMC_PHY00 0x400ae400
#define DDRMC_PHY01 0x400ae404
#define DDRMC_PHY02 0x400ae408
#define DDRMC_PHY03 0x400ae40c
#define DDRMC_PHY04 0x400ae410
#define DDRMC_PHY16 0x400ae440
#define DDRMC_PHY17 0x400ae444
#define DDRMC_PHY18 0x400ae448
#define DDRMC_PHY19 0x400ae44c
#define DDRMC_PHY20 0x400ae450
#define DDRMC_PHY32 0x400ae480
#define DDRMC_PHY34 0x400ae488
#define DDRMC_PHY35 0x400ae48c
#define DDRMC_PHY36 0x400ae490
#define DDRMC_PHY49 0x400ae4c4
#define DDRMC_PHY50 0x400ae4c8
#define DDRMC_PHY52 0x400ae4d0
|
